求翻译：Error (10171): Verilog HDL syntax error at date_8to1.v(21) near end of file ; expecting an identifier, or "endmodule", or a parallel statement是什么意思？

待解决

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Error (10171): Verilog HDL syntax error at date_8to1.v(21) near end of file ; expecting an identifier, or "endmodule", or a parallel statement

问题补充：

匿名	2013-05-23 12:21:38 错误（10171）：Verilog HDL的语法错误在date_8to1.v（21）文件的末尾附近，期望一个标识符，或“endmodule”，或一个并行语句

匿名	2013-05-23 12:23:18 错误( 10171) :veriloghdl语法错误在date_8至1.v(21)近端的文件;预计一个标识符,或“endmodule",或一个并行语句

匿名	2013-05-23 12:24:58 错误(10171) ： Verilog HDL句法错误在date_8to1.v (21)在文件尾附近; 期望标识符或者“endmodule”或者一个平行的声明

匿名	2013-05-23 12:26:38 在文件末尾；附近的 date_8to1.v(21) 错误 (10171): 语言实现语法错误期待一个标识符，或"endmodule"或并行的语句

匿名	2013-05-23 12:28:18 错误 (10171)：在文件结尾附近的 date_8to1.v(21) 的 Verilog HDL 语法错误；期待一个标识符，或“endmodule”，或一份平行声明

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